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En électronique numérique, le transistor est commandé en mode bloqué/passant ( fermé/ouvert ).
La tension analogique d’alimentation est assimilée à l’état logique 1, le 0V à l’état logique 0.
Modèle d’un transistor
En associant quelques transistors, il est possible de créer des portes logiques, autrement dit des composants réalisant des opérations logiques .
L’état de la sortie en fonction de l’état des entrées ( toutes les possibilités ) est définit dans une table de vérité.
Si les 2 entrées sont à l’état logique 1 , la sortie est à 0.
Si au moins une des entrées est à 1, la sortie est à 0.
Si au moins une des entrées est à 1, la sortie est à 1.
Si les 2 entrées entrées sont à 1, la sortie est à 1.
Si l’une des entrées est à 1 ( et seulement une ), la sortie est à 1.
\( a + 0 = a \)
\( a + 1 = 1 \)
\( a + a = a \)
\( a + \bar{a} = 1 \)
\( a.0 = 0 \)
\( a.1 = a \)
\( a.a = a \)
\( a.\bar{a} = 0 \)
\( a+(b.c) = (a+b).(a+c) \)
\( a.(b+c)=a.b+a.c\)
Théorème de De Morgan :
\( \overline{a+b}=\bar{a}.\bar{b} \)
\( \overline{a.b}=\bar{a}+\bar{b} \)
Théorème de redondance :
\( a+\bar{a}.b = a+b \)
La table de vérité permet d’établir le cahier des charges d’un composant.
A partir de cette table de vérité, on peut en déduire l’équation logique de ce composant.
Pour cela on repère dans la table les conditions sur les entrées pour avoir 1 en sortie :
” s vaut 1 quand a vaut 0, et b vaut 0, et c vaut 1
ou
s vaut 1 quand a vaut 0, et b vaut 1, et c vaut 1
ou
s vaut 1 quand a vaut 1, et b vaut 0, et c vaut 0,
…
“
Equation :
\( s=\bar{a}.\bar{b}.c + \bar{a}.b.c + a.\bar{b}.\bar{c} + a.\bar{b}.c + a.b.c \)
REMARQUE : Au besoin on peut simplifier cette équation à partir des propriété évoquées précédemment.
\( s= a.\bar{b}.(c+\bar{c}) + \bar{a}.b.c + a.\bar{b}.\bar{c} + a.b.c \)
\( s= a.\bar{b}.(1+\bar{c}) + b.c.(a+\bar{a}) \)
\( s= a.\bar{b} + b.c \)
connaissant l’équation logique, on en déduit l’association de portes logiques élémentaires permettant_ de créer ce composant.
REMARQUE :
Je n’évoquerai pas la simplification des équations logiques avec des tableaux de Karnaugh. J’estime que la maîtrise de cette méthode prend du temps pour une utilité limitée.
Décodeur 3 vers 8 : La combinaison binaire i présente sur les entrées permet d’activer la ième sortie.
Le multiplexeur sert à aiguiller la ième entrée e vers la sortie s ( indiquée par l’entrée de sélection ).
Nous considérons ci-dessous un multiplexeur pour des entrées/sorties de 8 bits.
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